module rw_reg
(
	input wire sys_clk,
	input wire sys_rst_n,
	
	inout wire [15:0] ctrl_sig_inner,
	inout wire [15:0] addr_sig_inner,
	inout wire [15:0] data_sig_inner,
	
	inout wire work_ok_inner
);

parameter REG_ID0 = 4'd0;
parameter REG_ID1 = 4'd1;
parameter REG_ID2 = 4'd2;
parameter REG_ID3 = 4'd3;
parameter REG_ID4 = 4'd4;
parameter REG_ID5 = 4'd5;
parameter REG_ID6 = 4'd6;
parameter REG_ID7 = 4'd7;

register_element
#(
	.REG_ID(REG_ID0)
)
reg_00
(
	.sys_clk(sys_clk),
	.sys_rst_n(sys_rst_n),
	.ctrl_sig_inner(ctrl_sig_inner),
	.addr_sig_inner(addr_sig_inner),
	.data_sig_inner(data_sig_inner),
	.work_ok_inner(work_ok_inner)
);

register_element
#(
	.REG_ID(REG_ID1)
)
reg_01
(
	.sys_clk(sys_clk),
	.sys_rst_n(sys_rst_n),
	.ctrl_sig_inner(ctrl_sig_inner),
	.addr_sig_inner(addr_sig_inner),
	.data_sig_inner(data_sig_inner),
	.work_ok_inner(work_ok_inner)
);

register_element
#(
	.REG_ID(REG_ID2)
)
reg_02
(
	.sys_clk(sys_clk),
	.sys_rst_n(sys_rst_n),
	.ctrl_sig_inner(ctrl_sig_inner),
	.addr_sig_inner(addr_sig_inner),
	.data_sig_inner(data_sig_inner),
	.work_ok_inner(work_ok_inner)
);

register_element
#(
	.REG_ID(REG_ID3)
)
reg_03
(
	.sys_clk(sys_clk),
	.sys_rst_n(sys_rst_n),
	.ctrl_sig_inner(ctrl_sig_inner),
	.addr_sig_inner(addr_sig_inner),
	.data_sig_inner(data_sig_inner),
	.work_ok_inner(work_ok_inner)
);

register_element
#(
	.REG_ID(REG_ID4)
)
reg_04
(
	.sys_clk(sys_clk),
	.sys_rst_n(sys_rst_n),
	.ctrl_sig_inner(ctrl_sig_inner),
	.addr_sig_inner(addr_sig_inner),
	.data_sig_inner(data_sig_inner),
	.work_ok_inner(work_ok_inner)
);

register_element
#(
	.REG_ID(REG_ID5)
)
reg_05
(
	.sys_clk(sys_clk),
	.sys_rst_n(sys_rst_n),
	.ctrl_sig_inner(ctrl_sig_inner),
	.addr_sig_inner(addr_sig_inner),
	.data_sig_inner(data_sig_inner),
	.work_ok_inner(work_ok_inner)
);

register_element
#(
	.REG_ID(REG_ID6)
)
reg_06
(
	.sys_clk(sys_clk),
	.sys_rst_n(sys_rst_n),
	.ctrl_sig_inner(ctrl_sig_inner),
	.addr_sig_inner(addr_sig_inner),
	.data_sig_inner(data_sig_inner),
	.work_ok_inner(work_ok_inner)
);

register_element
#(
	.REG_ID(REG_ID7)
)
reg_07
(
	.sys_clk(sys_clk),
	.sys_rst_n(sys_rst_n),
	.ctrl_sig_inner(ctrl_sig_inner),
	.addr_sig_inner(addr_sig_inner),
	.data_sig_inner(data_sig_inner),
	.work_ok_inner(work_ok_inner)
);

endmodule